DRAM - Technologieen

Häufig Gestellte Fragen - Frequently Asked Questions
Wie funktionieren SDRAMs ?


1. Vergleich der RAM-Speichertypen

Fast Page Mode DRAMs (FPM), Extended Data Out (EDO) und Burst Extended Data Out (BEDO) DRAMs bilden eine Familie, deren gemeinsame Merkmale ein maximaler Bustakt von 66 MHz und die Steuerung der Abläufe durch zeitkritische Flanken vom Speicherverwalter sind. Moderne Rechner verwenden heute EDO-RAMs, die auch preislich die FPM-DRAMs ersetzt haben. Jedoch genauer betrachtet, sind EDO DRAMs marginal erweiterte FPM DRAMS, die einen Performancezuwachs nur beim Lesen erreichen.

Mit den SDRAMs (Synchrone Dynamische RAMs) wird ein neues technisches Konzept eingeführt. Es wird auf die Flankensteuerung verzichtet. Der Speicherverwalter übermittelt die Steuerbefehle als 4Bit-Muster, die in einer 4-stufigen Pipeline (Warteschlange) verarbeitet werden, Mit einem Takt wird der Befehl in die Pipeline übernommen, noch vor der Ausführung kann ein weiterer Befehl angelegt werden.

Memory Type
Timing

 66 MHz = 15 nsec

Second Burst Access Type

Avarage Cycle Calculation
(theoretisch)

First Burst/Page Hit Second Burst
FPM trac = 60 nsec
tfpm = 40 nsec

7-3-3-3

11-3-3-3
3-3-3-3

Neue Seite (Page Miss)
Gleiche Seite (Back to Back)

7+9 = 16/4 4
min. 3

EDO trac = 60 nsek
tedo = 25 nsek
6-2-2-2 9-2-2-2
2-2-2-2
Neue Seite (Page Miss)
Gleiche Seite (Back to Back)
6+6 = 12/4 3
min. 2
BEDO trac = 52 nsek
tbedo=15 nsec
5-1-1-1 8-1-1-1
1-1-1-1
Neue Seite (Page Miss)
Gleiche Seite (Back to Back)
5+3 = 8/4 2
min. 1
SDRAM
100 Mhz, Cl=2
t1st=60ns/4cycle
tburst=15ns/1cycle
5-1-1-1 4-1-1-1
1-1-1-1
mit Precharge (Gleiche Bank)
gleiche Seite oder andere Bank
5+3 = 8/4 2
min. 1
Cache t1st = 2 cycle
tburst = 1 cycle
3-1-1-1 1-1-1-1
3+3 = 6/4 1,5
min. 1

Tabelle 1 - Vergleich der Speicherdaten

Wie die BEDO RAMs erreichen SDRAMs X-1-1-1 Zyklen, jedoch sind die BEDO RAMs nicht mehr weiter zu entwickeln, während die RAM - Hersteller bereits für 1997 eine neue Generation SDRAMs mit Bustakten von 75 . 100 MHz angekündigt haben. Es werden dann Speicherbandbreiten möglich, wie sie bis jetzt nur SRAMs in Cachearchitekturen angeboten haben.

2. Aufbau der SDRAMs

Fast Page Mode DRAMs werden üblicherweise im "Interleave Modus" betrieben. Dabei werden die Bänke (SIMMs) wechselseitig angesprochen. Durch Ausnutzung von Zeiten, in denen die Anschlüsse hochohmig sind, können die Zugriffe so verschachtelt werden, das die heute übliche Zugriffszeit von 60 nsek versteckt werden konnte.

In SDRAMs sind zwei Speicherbänke integriert:bei einem 16 MBit SDRAM jeweils zwei 8 MBit Bänke.Es wird dadurch möglich, während eines Schreib-/Lesezugriffes auf die eine Bank bereits die andere Bank durch Einschaltoperationen (PreCharge), Rfereh oder Adressenauswahl für den nxchsten Zugriff vorzubereiten.Der "Steuerlogik und Zeitgeber" Block sorgt durch die Steuerung mit einem externen Takt für die Generierung der Steuersignale und die Synchronisierung der vierstufigen Pipeline für die Verarbeitung der Befehle des Speicherverwalters.

Wie bei FPM DRAMs liegen beide Speicherbänke des SDRAMs an gemeinsamen Daten- und Adressleitungen, und ermöglichen so eine fortlaufende Adressierung . Das höchstwertige Bit der Adresse entscheidet, welche Speicherbank angesprochen wird.

Blockschaltbild SDRAM
Abb. 1 - Blockschaltbild der SDRAMs

 

Anders als bei FPM DRAMs, bei denen die Flanken von RAS und CAS die Arbeit bestimmen, werden SDRAMs von vier Signalleitungen gesteuert: CS (Chip Select), WE (Write enable), RAS und CAS. Die statischen Pegel, die diese Signalleitungen annehmen, bestimmen das Geschehen und sind als Kommandos aufzufassen. Die folgende Tabelle zeigt einige dieser Kommandos.
Tabelle 2 - Betriebsarten der SDRAMs
SYMBOL Funktion RAS CAS WE CS
ACTIVE Auswahl Reihenadresse und Aktivierung einer Bank L H H L
READ Startet einen Lesevorgang in der angelegten Spaltenadresse H L H L
WRITE Startet einen Schreibvorgang in der angelegten Spaltenadresse H L L L
BST Stoppt einen Full-Page-Burst beim Auslesen H H L L
PRE Precharge einer Bank L H L L
PALL Precharge beider Bänke L H L L
REF/SELF Ausführung von Auto- oder Self Refresh L L H L
MRS - Mode Register set: Ermöglicht die Auswahl derOperationsparameter des SDRAMs
- Write Mode: Schreiben im Burst- oder Single-Mode
- CAS Latency: Anzahl der Taktzyklen (1,2,3), nach denen bei READ die Daten
   ausgegeben werden
- Burst Length: Anzahl der beim Lesen/Schreiben aufeinanderfolgenden Worte
   (1,2,4,8|256)
L L L L

 

3. Steuerung des SDRAMs am Beispiel - Lesevorgang mit Burstlänge = 4 aus Bank 0, dann aus Bank 1
  • Die Adressen an Bank 0 sind a0-a3, die an Bank 1 sind b0-b3. Es soll ein kontinuierlicher Datenfluss im 100 MHz-Takt erfolgen.
    Im Mode Register wird mit dem Befehl MRS eine CAS-Latenz von 3 Taktzyklen und eine Burstlänge von 4 Datenworten eingestellt.
  • Das bedeutet: drei Takte nach einem READ-Befehl erfolgt die Ausgabe von vier mit einem internen Taktzähler adressierten Datenworten ab der mit READ übergebenen Adresse.
  • Zuerst wird bei Takt 1 Bank 0 adressiert mit BS (A11) = LOW.
  • Dann wird Bank 1 vorbereitet mit PRECHARGE und BS=HIGH.
  • Nach der vorgeschriebenen drei Takten wird für Bank 0 das READ Kommando gegeben

Abb. 2 - Funktionsdiagramm zum Beispiel
Bank 0 / Bank 1 Ziel des Befehls
CLK Der externe Takt
Command Der Befehl an CS, WE, RAS und CAS
Address Adressleitungen A0 - A10
BS Bank Select (Addresssignal A11)
Data Out Der Output (DOUT)

 

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Wolfram Oestreicher, Wolfgang Radeloff - 10.1.1997